书旨在帮助读者在学习数字电子技术的过程中或之后,利用 Vivado 软件与Verilog语言,采用现代设方法对数字系统的简单门电路、组合逻辑电路、时序逻辑电路进行设计验证,以进一步学习状态机设计方法,以及更复杂的数字系统设计,并借助依元素(南京)科技有限公司的Ego1 开发板进行硬件验证。
全书内容包括 Vivado 软件的安装及开发流程，IP 核的封装调用以及 Verilog 语言的快速入门。设计模从基础设计到提高设计到综合设计再到挑战设计,层层递进。除包括数字电子技术所学基础模块设计外，还包括算法设计、接口设计等,充分利用了Ego1 开发板集成的输人/输出模块来进行项目的设计选择。
本书既可以作为高等院校本科数字电子技术实验课程的参考教材,也可以作为综合设计课程的参考教材,又可以作为 FPGA 设计爱好者的自学用书。
第1部分设计基础
第1章设计概述及软硬件介绍
1.1 Vivado 软件的安装
1.2 Vivado 软件开发流程
1.2.1 工程的建立
1.2.2 设计文件输入
1.2.3 仿 真
1.2.4 添加时序约束
1.2.5 设计实现
1.3 硬件开发板介绍
课后习题
第2章 IP核封装、查看及调用
2.1 IP 核封装
2.2 IP核查看
2.3 IP核调用课后习题
第3章 Verilog语言快速入门
3.1 Verilog 模块结构
3.1.1 硬件描述语言简介
3.1.2 Verilog 基本模块结构
3.2 运算符和表达式
3.2.1 基本的算术运算符
3.2.2 位运算符
3.2.3 关系运算符
3.2.4 逻辑运算符
3.2.5 等式运算符
3.2.6移位运算符
3.2.7 位拼接运算符
3.2.8 缩减运算符
3.2.9 条件运算符
3.2.10 优先级别
3.3 功能语句
3.3.1 assign 语句
3.3.2 always 语句
3.3.3 initial 语句
3.4 底层模块和门原语调用
3.4.1 底层模块及调用
3.4.2 门原语及调用
3.5 Verilog中的数据类型
3.5.1 wire型
3.5.2 reg型
3.5.3 memory型
3.6 Verilog的数字表示形式及逻辑值
3.6.1 数字表示形式
3.6.2 逻辑值
3.7 if语句
3.8 case语句
3.9 Verilog语言的描述风格
3.10 其他规定
3.10.1 关键词
3.10.2 标识符
3.10.3 间隔符
3.10.4 注释符
课后习题 .
第2部分逻辑系统设计项目
第4章简单门电路设计
4.1 基本门电路设计
4.2 多数表决器设计
……
参考文献
